一家成立刚满 4 个月的初创公司,凭什么拿下 40 亿美元的投后估值?

2026 年 1 月,由前 Google Brain 团队 AlphaChip 核心主创 Anna Goldie 与 Azalia Mirhoseini 创办的芯片设计公司 Ricursive Intelligence,宣布完成 3 亿美元 A 轮融资。领投方为 Lightspeed,NVIDIA 旗下战投 NVentures、红杉资本等机构悉数在列。算上早先的种子轮,其累计融资金额达 3.35 亿美元。

随后在旧金山 TechCrunch Disrupt 舞台上,创始人抛出了极具煽动性的预言:未来五年全球算力需求激增一万倍,而 Ricursive 要用模型将两年的芯片设计周期直接压到约 1 周。

市场给出的高估值,本质上是在用软件行业的逻辑押注硬件。但在半导体行业,把单点算法突破当成全流程交付,往往会低估物理世界的坚硬程度。

Ricursive 商业化与学术现状 $40亿 A轮投后估值 3.35亿 累计融资金额(美元) 0 家 已签约付费客户 0 颗 独立流片验证芯片

6 小时神话的裂痕:学术光环遭遇独立测试

要看清 Ricursive 的成色,必须先剥离附着在 AlphaChip 身上的光环。

强化学习算法实际只摆放了芯片中数十个核心宏单元
强化学习算法实际只摆放了芯片中数十个核心宏单元

Goldie 与 Mirhoseini 曾将成果发表于 2021 年的《Nature》。当时最震撼业界的结论,是强化学习能在 6 小时内完成人工团队耗时数周乃至数月的宏单元布局,并先后用于 Google TPU v5e 与 Trillium 等项目。

但在工业界与学术界深水区,AlphaChip 的光环早已产生裂痕。加州大学圣迭戈分校(UCSD)Andrew B. Kahng 团队在 2026 年 3 月更新的独立基准测试中,给出了极度反常的结果。

在标准基准测试 CT-Ariane 下,微调后的 AlphaChip 调动了 8 块 V100 GPU 与 576 个 CPU 线程,整整运行了 55.16 小时;而传统的模拟退火算法仅用 80 个 CPU 线程运行 11.13 小时,不仅线长指标更好,计算开销也更低。

更残酷的对照来自工业级工具:Cadence 的商业布图器仅耗费 16 个线程、运行约 1.2 分钟,就拿出了可用的布局方案。

CT-Ariane 基准测试耗时对比(小时) AlphaChip (8 GPU + 576 线程) 55.16 h 传统模拟退火 (80 线程) 11.13 h Cadence 商业布图器 (16 线程) 0.02 h (~1.2分)

虽然创始团队反驳称评测方缺少专有预训练数据导致模型欠拟合,但这场争论刺破了一个幻觉:所谓的算法突破,在相当程度上是依赖昂贵算力进行暴力搜索换来的,在通用工业基准面前,并没有展现出压倒性的工程效率。

概念偷换:宏单元摆放不等于全流程造芯

更大的落差在于设计流程的边界被严重模糊了。

AlphaChip 的真实落地边界:单点优化而非整芯生成 AI 实际接管环节 宏单元布局 (Floorplanning) 耗时缩减至 6 小时内 线长微调缩短 3.2%~6.2% 仍由传统 EDA 与人工把关的核心链路 架构设计 → RTL 编写 → 逻辑综合 → 物理布线 → 形式验证 / Signoff 包含功耗网络、时钟树、可制造性规则检查(DRC)与数千万门电路验证 零容错区间:任何单个物理违例即导致千万美元流片作废

宏单元布局只是芯片物理设计早期的特定切片。摆好几十个核心单元之后,后端的标准单元放置、时钟树综合、布线以及极其严苛的时序签核,依然依赖传统 EDA 工具链。

Ricursive 提出的无设计流程愿景,却试图将包含架构、验证到物理实现的全流程压缩至 1 周。

学术界算法拼图距离工业级全流程芯片研发仍有鸿沟(示意图)
学术界算法拼图距离工业级全流程芯片研发仍有鸿沟(示意图)

不可否认,两位创始人一直在补齐技术拼图:

  • 在 DAC 2023 提出强化学习时钟与数据并发优化方案(RL-CCD);
  • 在 DAC 2025 发布可微统计静态时序分析工具 INSTA,在拥有 1500 万引脚的设计上实现低于 0.1 秒的分析速度;
  • 在 ASP-DAC 2026 推出可微全局布局工具 C3PO,将布线后线长和翻转功耗分别降低最高 16.7% 和 19.6%。
Ricursive 创始团队学术推进路线 Nature 2021 AlphaChip 宏单元布局搜索 DAC 2023 RL-CCD 时钟数据并发优化 DAC 2025 INSTA <0.1秒统计时序分析 ASP-DAC 2026 C3PO 可微全局布局优化

但散落的论文拼图,拼不成工业级防线。把单点局部优化等同于整颗芯片交付,跳过了电气特性仿真、时序收敛与晶圆厂物理规则适配。

截至目前,Ricursive 尚未交付过任何一颗独立流片验证的实体芯片,也没有任何公开的付费客户。


零容错深渊与代工厂数据护城河

软件开发崇尚快速迭代,写错一行代码可以线上热修复;半导体制造却是冷酷的物理世界,先进制程一次掩模制作与试产动辄耗资数千万美元。

数千万美元试产下任何一处微小时序或物理缺陷都会让晶圆报废
数千万美元试产下任何一处微小时序或物理缺陷都会让晶圆报废

横亘在 Ricursive 面前的是三道不可逾越的物理屏障:

验证的状态空间极其庞大。芯片设计周期中超过一半的资源消耗在仿真验证上。大模型常见的不确定性,在硬件工程界是致命的风险。

物理指标存在强烈的代理偏差。优化几何线长并不等于解决红外压降、电迁移与局部发热。算法给出的版图只要在代工厂规则检查中亮起红灯,就无法投产。

代工厂工艺数据被绝对封锁。训练工业级模型需要高精度工艺设计套件(PDK)与流片实测数据,但代工厂受保密协议限制绝不可能向外部模型开源底层数据。拿不到先进制程的真实闭环数据,算法就只能在公开基准集的象牙塔里打转。

传统 EDA 双巨头 Synopsys 与 Cadence 正在筑牢防御工事。Synopsys 的 DSO.ai 在 2023 年就达成了超过 100 次商业流片,帮 SK 海力士缩减了 5% 的芯片面积;Cadence Cerebrus 则在意法半导体的 CPU 核心上实现了漏电降低 22%。

巨头的护城河不是某个单点算法,而是与台积电、三星数十年磨合建立的工艺认证体系。没有代工厂的金色标准背书,主流芯片厂商不会冒险使用黑盒工具。

《淮南子》有言:“规矩陈设,引绳而引,审度量,缪轻重。”芯片工业历来只认实测收敛与晶圆良率。NVIDIA 虽通过战投出资,但自己内部的设计管线依然高度依赖 Synopsys 和 Cadence。所谓的 AI 一周全自动造芯,眼下更像是资本在算力焦虑下买入的高溢价看涨期权。